Intel 棄用 EMIB 改 UCIe：1.2GB 緩存堆出 256 核
Diamond Rapids 預計 2027 年發布，最高 256 個 P-core、1.2GB 末級緩存、16 通道 DDR5；用可裁剪的 compute building block 和 UCIe 互連取代 EMIB，大緩存是它對抗 AI 時代的關鍵。
核心論點 · 點時間戳可跳到原聲
Diamond Rapids 的關鍵在互連，不在性能
Diamond Rapids 是 Intel 計劃在 2027 年推出的下一代數據中心 CPU，用於應對 AI、企業級和通用計算負載。開場仍是常規敘事：數據中心需要更高性能、更好能效、更強可擴展性和安全性。真正的關鍵在互連架構——Intel 用一張演進圖說明，從 ring 到 mesh 到 chiplet，再到 Clearwater Forest 的 3D mesh，下一步就是本集主角 fan-out fabric。演示者 Sistla 是 Intel fellow、Xeon 性能首席架構師。
核心和 IO 分家，NUMA 域按需拼出來
fan-out fabric 架構把「放核心的地方」和「放 IO 的地方」分開。所有核心集中在 compute building blocks，每個 block 通過 fabric hub 連接；fabric hub 集中了內存通道、PCIe、CXL、加速器和統一內存 fabric。這樣就能按需組合 NUMA 域，Intel 明確說這是未來擴展的關鍵。主持人說這個結構「眯著眼看有點像別家已經發布的東西」，但 Intel 版本的核心單元是 building block。
LLC 全放 base tile，緩存才能又大又可裁
每個 compute building block 由一塊 base tile 和最多 4 個 core chiplets 組成；每個 core chiplet 有 16 個 P-core，因此一個 block 最多 64 核。base tile 持有全部末級緩存 LLC，在同一 block 內共享。核心 chiplet 通過內部 crossbar 連到 base tile。這種「緩存跟著 base tile 走」的設計是緩存量能做得很大、同時還能按需裁剪的基礎。
專用加速器少了一個，因為軟件已經夠快
每個 fabric hub 提供 416 條高速 IO lanes，兩個 hub 合計可用 128 條 PCIe Gen6，支持 CXL 3 和 UPI 3 插座互聯。hub 內部有 16MB IO cache 用於 snoop filter，保證內存一致性；內存控制器、CXL 多模式支持、內存加密引擎、home agent 也都在 hub 裡。這一代比上一代少了一個專用加速器，因為軟件實現已經足夠快，這個取捨值得注意。
1.2GB 緩存，基本追平競品的 V-cache
峰值配置為 4 個 compute building block，圖片上兩個中央 IO chiplet 面對面，各自通過 4 條 die-to-die 鏈路連到各 block。每個 block 有 320MB LLC，所以全片約 1.2GB（最終規格頁寫 1.28GB）。主持人強調，這個緩存量「基本上等於競品 V-cache 的數字」。內存為 16 通道 DDR5，最高 DDR5-8000 或 MRDIMM 12800，另有 128 條 PCIe Gen6。
Intel 棄用自家 EMIB，改用 UCIe 連 IO
工藝全部 Intel 自家：fabric hub 用 Intel 3，base tile 用帶 TSV 的 Intel 3T，core chiplets 用 18A P。封裝決策很有意思：core chiplets 與 base tile 之間用 Foveros 3D Direct 混合鍵合，而 compute building block 與 fabric tile 之間不用 Intel 常用的 EMIB，改用 UCIe 走 package。主持人據此推算帶寬：1.6TB/s 內存帶寬攤到每個 block 是 400GB/s，按 UCIe 一組 16 條估算，實際至少 512GB/s，IO die 之間約 2TB/s。
APX 是免費的性能：重編譯就能拿到
APX 是這一代新的性能擴展指令集：新增 spill/fill 優化指令、三操作數指令，並把通用整數寄存器增加到 32 個。核心收益是減少 GPR 溢出帶來的長延遲；軟件無需改代碼，重新編譯就能自動利用這些新指令，編譯器認為適合就會用。主持人認為這「相當重要」。同時 AI 負載支持 FP8/FP16/BF16；可靠性方面把 DRAM 上的目錄狀態移到 CPU 內，降低延遲和一致性流量。
可能出現 4 核配 1.2GB 緩存的瘋狂 SKU
演示先講旗艦 SKU，但 chiplet 的設計價值在於可裁剪。Intel 的 Xeon 通常有 20-60 個 SKU；按這個架構，一個 block 可以只放 3/2/1 個 core chiplet，甚至每個 block 只放 1 個核——理論上會有 4 核 + 1.2GB LLC + 1.6TB/s 內存帶寬的「瘋狂 SKU」。TDP 這次沒提，前代最高 450-500W，預計也在類似區間。E-core 版本、NVLink 合作版本和下一代 Coral Rapids 仍是未知。
原話 · 已逐字校驗
Well, it's the next frontier of data center CPU architecture. And this is how Intel thinks it's going to scale. And what we get introduced to is Intel's fan-out fabric architecture.
這是數據中心 CPU 架構的下一個前沿，Intel 認為它將這樣擴展；我們接下來看到的就是 Intel 的 fan-out fabric 架構。
That means there's 1.2 GB of total last level cache across the whole chip. Which if you follow again comps numbers, that's almost that's essentially equivalent to V-cache numbers.
這意味著整個芯片有 1.2GB 末級緩存。如果你關注競品數字，這幾乎等於 V-cache 的數字。
So, my estimate here is that there's at least a 512 GB per second link from compute building block to IO die, and then a 2 TB per second go uh yeah, 2 TB per second going from IO die to IO die.
我的估計是，從計算構建塊到 IO die 至少有 512GB/s 的鏈接，IO die 之間是 2TB/s——嗯對，2TB/s。
But, the idea is that you can recompile without any code changes, and if the compiler thinks you could use the APX features, it will.
關鍵在於，你可以不修改任何代碼就重新編譯，如果編譯器認為可以用 APX 特性，它就會用。
Instead of having four core chiplets per compute building block, you could have three, you could have two, could have one. You could have one core on each.
每個計算構建塊不是必須有四個核心 chiplet，可以是三個、兩個、一個，甚至可以每個只放一個核心。
must clarify this doesn't have hyper-threading. This is still one core per thread.
必須澄清，這沒有超線程，仍是一個核心對應一個線程。
數字與實體
| 峰值核心數（P-core） | 256 核 | 17:17 |
| PCIe 通道 | 128 條 PCIe Gen6 + 8 條 PCIe Gen4 管理 | 11:11 |
| 每個 fabric hub 高速 IO 通道 | 416 條 | 8:08 |
術語
- Fan-out fabric architecture扇出互聯架構
- Intel 下一代 Xeon 的可擴展架構：核心集中在 compute building block，內存/IO 集中在 fabric hub，二者通過高速鏈路互聯。
- Compute building block計算構建塊
- 由 1 個 base tile（含共享 LLC）和最多 4 個 core chiplet（各 16 核）組成的基本單元。
- Fabric hub互聯樞紐
- 承載內存控制器、PCIe/CXL、UPI、IO cache 和 snoop filter 等功能的中樞 chiplet。
- UCIe通用小芯片互聯標準
- chiplet 之間高速互連的開放標準，Diamond Rapids 用它連接 compute block 與 IO tile。
- Foveros 3D DirectFoveros 3D 混合鍵合
- Intel 的 3D 堆疊封裝技術，將 core chiplet 直接鍵合到 base tile 上。
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