就算无限砸钱，先进芯片产能也只能翻倍，不是十倍
英特尔CTO说，哪怕拿出无限资本开支，现有全球芯片制造设备存量也只能让先进制程晶圆产能翻一倍——而AI算力需求过去十年每年增长三倍，缺口只会越拉越大。
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核心论点 · 时间戳为按文稿位置估算
为省EUV，10nm延误四年
英特尔原计划2016年量产10纳米，实际拖到2018年，消息公布当天股价跌超15%，同期台积电股价反而涨13%。首席工艺高管Chris Auth事后复盘：当时判断EUV光刻还没准备好，于是在没有新工具的情况下硬是用超常规的激进缩放，把大量创新负担压在工艺和工程师身上。教训是此后每个新制程都设「成熟度门槛」，没达标的技术就推迟到下一代，优先保证交付节奏可预测，而不是一次塞入太多创新。
— Chris AuthGAA晶体管，等了34年才量产
全环绕栅极晶体管(GAA)1988年就在实验室被证明可行，比FinFET的1989年демо还早一年，但三星直到2022年才把GAA芯片推上量产线，整整相差三十多年。Chris Auth解释，业界先做了应变硅、高K金属栅、FinFET这些能先顶上的技术，GAA被刻意往后排，因为每换一种结构都要向设备商提新的工具要求——需要能沉积某种材料的气体，需要具备某种特性的加热卡盘——这些发明都要时间，有的还得靠反复试错重新假设。
— Chris Auth同一台光刻机，两家结论相反
英特尔14A制程用上了High-NA EUV，台积电却公开说现阶段这类机台对他们不划算。差别在「背面供电」：英特尔把电源线挪到晶圆背面，释放出正面空间，让信号线不用挤得太密，一次High-NA曝光就够；台积电没有背面供电，线距依然很紧，只能靠多次EUV曝光来凑，High-NA反而帮不上忙。Chris Auth说这是同一套工具因为架构不同得出完全不同结论——工艺路线的分叉点，往往比光刻机本身更关键。
— Chris Auth堆叠晶体管，难在接线不在堆
CFET把n型和p型晶体管直接叠在一起，理论上能在同样面积塞下两倍晶体管，被研发负责人Jack Kavalieros称为终极晶体管结构。但真正的瓶颈不是堆叠本身，而是原本在晶体管上方或下方的连线，现在必须垂直穿过晶体管之间，挖孔的深宽比越来越大，刻蚀和填充都更难，填充时还可能留下没填满的气隙。目前实验室里做的是最简化版本——每种晶体管只叠一根线——用来验证互连方式，离真正的终极形态还有很长的路。热量堆积没地方散，也是逻辑芯片做3D堆叠会撞上的额外麻烦。
— Jack Kavalieros键合间距，已逼近0.45微米
传统封装靠芯片边缘走线通信，面积越大，通信带宽涨得却跟不上计算力涨得快——这是「面积对周长问题」，AI芯片间传数据的速度常常才是workload真正的瓶颈。混合键合(hybrid bonding)直接把铜互连熔在一起，省掉笨重的焊球。封装总监Tyler Osborn说，15年前第一代互连间距是130-150微米，今天量产的Foveros已做到25微米，而今年行业会议上已有论文验证0.45微米间距的可靠性数据——比现在量产水平又小了一个数量级。
— Tyler Osborn砸钱无上限，产能也只翻倍
英特尔CTO Pushkar Ranade被问到：哪怕投入无限资本开支，靠现有全球设备存量，先进制程晶圆产量到底能提高多少？答案是不是十倍，大概两倍。瓶颈不只是ASML的EUV机台——它们一年产量不到100台，要在英特尔、台积电、各家存储厂之间分——几乎所有设备类型都面临严重的供给短缺。更麻烦的是一旦某个工艺定型(比如18A)，就锁死在某个特定工具、某个特定供应商上，没法临时换别的设备顶上。而AI算力需求过去十年每年增长三倍，供给和需求的曲线正在越拉越开。
— Pushkar Ranade先进代工只剩三家，拼规模
Ranade说半导体代工的规模经济是制造业里最纯粹的——建一座晶圆厂后，大约80%的成本结构是固定的，每多一个百分点的产能利用率或良率，带来的都不是线性收益，而是跳跃式的。这正是行业四十年来从二十多家晶圆代工厂一路淘汰到如今只剩三家(英特尔、台积电、三星)的根本原因。按Ranade的说法，英特尔在制程技术上和台积电的差距已经只是几个百分点，真正拉开差距的是规模——台积电出货量是英特尔的三倍左右，追赶规模是一个渐进过程，没有捷径。
— Pushkar Ranade光刻成本每4年翻倍不可持续
Ranade给出一个会让人警觉的数字：过去二三十年，建一座晶圆厂的成本大约每4到5年翻一倍，而光刻这个最贵的模块，涨得还要更快——今天一台High-NA EUV光刻机连带配套设备要花约4亿美元。照这个速度推演，四年后光刻成本岂不是要到8亿美元？Ranade承认这显然不合理，暗示行业需要推倒重来地想一遍晶圆厂的建法——比如真的有必要保持今天这么复杂的洁净室标准吗？这也是英特尔和马斯克合作Terafab项目背后的逻辑：不是简单复制现有产能，而是重新设计整条工厂逻辑。
— Pushkar Ranade原话 · 已逐字校验
EUV was probably the big thing. When we started to define 10 nanometer, the conclusion was EUV was not ready.
EUV可能是最大的问题。我们当初定义10纳米制程的时候，结论是EUV还没准备好。
Chris Auth3:22
High-NA’s a good example of where, because of the architecture of our technology versus TSMC’s, we make different conclusions off of the same tool set.
High-NA是个好例子——因为我们和台积电的工艺架构不同，面对同一套工具，我们得出了完全不同的结论。
Chris Auth13:13
One thing you learn in this industry is that you will never have a complete data set. If you want to wait for a complete data set, you’ve waited too long.
在这个行业你会学到一件事：你永远不会有一份完整的数据。如果你想等到数据完整，那就已经太晚了。
Kevin Fischer23:33
There is a crossover point where ruthenium will have much better conductivity, better resistivity than copper. That’s roughly in the 20-nanometer pitch range
存在一个交叉点，在那之后钌的导电性、电阻率都会比铜更好，大概在20纳米线距这个范围。
Jack Kavalieros29:30
Not 10X, but probably 2X, yes.
不是十倍，但大概两倍，是的。
Pushkar Ranade48:00
There are only three foundries left at the advanced node for that exact reason.
正因为这个原因，全球先进制程的代工厂只剩下三家。
Pushkar Ranade53:14
Today, a High-NA EUV scanner and all its associated equipment costs like $400 million.
今天，一台High-NA EUV光刻机加上配套设备，成本大约是4亿美元。
Pushkar Ranade1:01:02
Had we known what we know today, we would have invested more like a year ago. Knowing what we know now, I think we’ll be investing more.
如果我们当初就知道现在知道的事，一年前就该投得更多。而以我们现在掌握的信息，我认为我们会投入更多。
Pushkar Ranade1:07:54
数字与实体
| 10nm原计划量产时间 | 2016年(实际延至2018年) | 3:22 |
| 10nm延误消息公布后Intel单日股价跌幅 | 超过15% | 3:22 |
| EUV光刻光波长 | 13.5纳米(约为此前工具的1/14) | 13:13 |
| High-NA EUV数值孔径 | 从0.33提升到0.55，单次可印小约1.7倍的特征 | 13:13 |
| 标准EUV光刻机单台价格 | 约2亿美元 | 13:13 |
| ASML EUV机台年产量 | 不到100台 | 48:00 |
| 现有设备存量下晶圆产能上限 | 最多翻2倍，非10倍 | 48:00 |
| 台积电今年资本支出 | 约500亿美元 | 53:14 |
| Intel今年资本支出 | 约200亿美元 | 53:14 |
| High-NA EUV光刻机整机成本 | 约4亿美元 | 1:01:02 |
术语
- EUV极紫外光刻
- 用13.5纳米波长的光印制芯片电路图案的光刻技术
- High-NA EUV高数值孔径EUV
- 加宽镜头聚光角度、单次曝光可印更小特征的新一代EUV机台
- Gate-all-around (GAA)全环绕栅极晶体管
- 栅极从四面完全包裹沟道的晶体管结构
- CFET互补场效应晶体管(堆叠晶体管)
- 把n型和p型晶体管垂直叠在一起的晶体管架构
- Backside power背面供电
- 把电源线移到晶圆背面，给正面信号线腾出空间的设计
- Hybrid bonding混合键合
- 不用焊球，直接把两块芯片的铜互连熔合在一起的封装技术
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6:28-39:45材料工艺细节偏硬核，可跳到48:00看产能与竞争