就算無限砸錢，先進芯片產能也只能翻倍，不是十倍
英特爾CTO說，哪怕拿出無限資本開支，現有全球芯片製造設備存量也只能讓先進製程晶圓產能翻一倍——而AI算力需求過去十年每年增長三倍，缺口只會越拉越大。
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為省EUV，10nm延誤四年
英特爾原計劃2016年量產10納米，實際拖到2018年，消息公布當天股價跌超15%，同期台積電股價反而漲13%。首席工藝高管Chris Auth事後復盤：當時判斷EUV光刻還沒準備好，於是在沒有新工具的情況下硬是用超常規的激進縮放，把大量創新負擔壓在工藝和工程師身上。教訓是此後每個新制程都設「成熟度門檻」，沒達標的技術就推遲到下一代，優先保證交付節奏可預測，而不是一次塞入太多創新。
— Chris AuthGAA晶體管，等了34年才量產
全環繞柵極晶體管(GAA)1988年就在實驗室被證明可行，比FinFET的1989年демо還早一年，但三星直到2022年才把GAA芯片推上量產線，整整相差三十多年。Chris Auth解釋，業界先做了應變硅、高K金屬柵、FinFET這些能先頂上的技術，GAA被刻意往後排，因為每換一種結構都要向設備商提新的工具要求——需要能沉積某種材料的氣體，需要具備某種特性的加熱卡盤——這些發明都要時間，有的還得靠反覆試錯重新假設。
— Chris Auth同一臺光刻機，兩家結論相反
英特爾14A製程用上了High-NA EUV，台積電卻公開說現階段這類機臺對他們不划算。差別在「背面供電」：英特爾把電源線挪到晶圓背面，釋放出正面空間，讓信號線不用擠得太密，一次High-NA曝光就夠；台積電沒有背面供電，線距依然很緊，只能靠多次EUV曝光來湊，High-NA反而幫不上忙。Chris Auth說這是同一套工具因為架構不同得出完全不同結論——工藝路線的分叉點，往往比光刻機本身更關鍵。
— Chris Auth堆疊晶體管，難在接線不在堆
CFET把n型和p型晶體管直接疊在一起，理論上能在同樣面積塞下兩倍晶體管，被研發負責人Jack Kavalieros稱為終極晶體管結構。但真正的瓶頸不是堆疊本身，而是原本在晶體管上方或下方的連線，現在必須垂直穿過晶體管之間，挖孔的深寬比越來越大，刻蝕和填充都更難，填充時還可能留下沒填滿的氣隙。目前實驗室裡做的是最簡化版本——每種晶體管只疊一根線——用來驗證互連方式，離真正的終極形態還有很長的路。熱量堆積沒地方散，也是邏輯芯片做3D堆疊會撞上的額外麻煩。
— Jack Kavalieros鍵合間距，已逼近0.45微米
傳統封裝靠芯片邊緣走線通信，面積越大，通信帶寬漲得卻跟不上計算力漲得快——這是「面積對周長問題」，AI芯片間傳數據的速度常常才是workload真正的瓶頸。混合鍵合(hybrid bonding)直接把銅互連熔在一起，省掉笨重的焊球。封裝總監Tyler Osborn說，15年前第一代互連間距是130-150微米，今天量產的Foveros已做到25微米，而今年行業會議上已有論文驗證0.45微米間距的可靠性數據——比現在量產水平又小了一個數量級。
— Tyler Osborn砸錢無上限，產能也只翻倍
英特爾CTO Pushkar Ranade被問到：哪怕投入無限資本開支，靠現有全球設備存量，先進製程晶圓產量到底能提高多少？答案是不是十倍，大概兩倍。瓶頸不只是ASML的EUV機臺——它們一年產量不到100臺，要在英特爾、台積電、各家存儲廠之間分——幾乎所有設備類型都面臨嚴重的供給短缺。更麻煩的是一旦某個工藝定型(比如18A)，就鎖死在某個特定工具、某個特定供應商上，沒法臨時換別的設備頂上。而AI算力需求過去十年每年增長三倍，供給和需求的曲線正在越拉越開。
— Pushkar Ranade先進代工只剩三家，拼規模
Ranade說半導體代工的規模經濟是製造業裡最純粹的——建一座晶圓廠後，大約80%的成本結構是固定的，每多一個百分點的產能利用率或良率，帶來的都不是線性收益，而是跳躍式的。這正是行業四十年來從二十多家晶圓代工廠一路淘汰到如今只剩三家(英特爾、台積電、三星)的根本原因。按Ranade的說法，英特爾在製程技術上和台積電的差距已經只是幾個百分點，真正拉開差距的是規模——台積電出貨量是英特爾的三倍左右，追趕規模是一個漸進過程，沒有捷徑。
— Pushkar Ranade光刻成本每4年翻倍不可持續
Ranade給出一個會讓人警覺的數字：過去二三十年，建一座晶圓廠的成本大約每4到5年翻一倍，而光刻這個最貴的模塊，漲得還要更快——今天一臺High-NA EUV光刻機連帶配套設備要花約4億美元。照這個速度推演，四年後光刻成本豈不是要到8億美元？Ranade承認這顯然不合理，暗示行業需要推倒重來地想一遍晶圓廠的建法——比如真的有必要保持今天這麼複雜的潔淨室標準嗎？這也是英特爾和馬斯克合作Terafab項目背後的邏輯：不是簡單複製現有產能，而是重新設計整條工廠邏輯。
— Pushkar Ranade原話 · 已逐字校驗
EUV was probably the big thing. When we started to define 10 nanometer, the conclusion was EUV was not ready.
EUV可能是最大的問題。我們當初定義10納米制程的時候，結論是EUV還沒準備好。
Chris Auth3:22
High-NA’s a good example of where, because of the architecture of our technology versus TSMC’s, we make different conclusions off of the same tool set.
High-NA是個好例子——因為我們和台積電的工藝架構不同，面對同一套工具，我們得出了完全不同的結論。
Chris Auth13:13
One thing you learn in this industry is that you will never have a complete data set. If you want to wait for a complete data set, you’ve waited too long.
在這個行業你會學到一件事：你永遠不會有一份完整的數據。如果你想等到數據完整，那就已經太晚了。
Kevin Fischer23:33
There is a crossover point where ruthenium will have much better conductivity, better resistivity than copper. That’s roughly in the 20-nanometer pitch range
存在一個交叉點，在那之後釕的導電性、電阻率都會比銅更好，大概在20納米線距這個範圍。
Jack Kavalieros29:30
Not 10X, but probably 2X, yes.
不是十倍，但大概兩倍，是的。
Pushkar Ranade48:00
There are only three foundries left at the advanced node for that exact reason.
正因為這個原因，全球先進製程的代工廠只剩下三家。
Pushkar Ranade53:14
Today, a High-NA EUV scanner and all its associated equipment costs like $400 million.
今天，一臺High-NA EUV光刻機加上配套設備，成本大約是4億美元。
Pushkar Ranade1:01:02
Had we known what we know today, we would have invested more like a year ago. Knowing what we know now, I think we’ll be investing more.
如果我們當初就知道現在知道的事，一年前就該投得更多。而以我們現在掌握的信息，我認為我們會投入更多。
Pushkar Ranade1:07:54
數字與實體
| 10nm原計劃量產時間 | 2016年(實際延至2018年) | 3:22 |
| 10nm延誤消息公布後Intel單日股價跌幅 | 超過15% | 3:22 |
| EUV光刻光波長 | 13.5納米(約為此前工具的1/14) | 13:13 |
| High-NA EUV數值孔徑 | 從0.33提升到0.55，單次可印小約1.7倍的特徵 | 13:13 |
| 標準EUV光刻機單臺價格 | 約2億美元 | 13:13 |
| ASML EUV機臺年產量 | 不到100臺 | 48:00 |
| 現有設備存量下晶圓產能上限 | 最多翻2倍，非10倍 | 48:00 |
| 台積電今年資本支出 | 約500億美元 | 53:14 |
| Intel今年資本支出 | 約200億美元 | 53:14 |
| High-NA EUV光刻機整機成本 | 約4億美元 | 1:01:02 |
術語
- EUV極紫外光刻
- 用13.5納米波長的光印製芯片電路圖案的光刻技術
- High-NA EUV高數值孔徑EUV
- 加寬鏡頭聚光角度、單次曝光可印更小特徵的新一代EUV機臺
- Gate-all-around (GAA)全環繞柵極晶體管
- 柵極從四面完全包裹溝道的晶體管結構
- CFET互補場效應晶體管(堆疊晶體管)
- 把n型和p型晶體管垂直疊在一起的晶體管架構
- Backside power背面供電
- 把電源線移到晶圓背面，給正面信號線騰出空間的設計
- Hybrid bonding混合鍵合
- 不用焊球，直接把兩塊芯片的銅互連熔合在一起的封裝技術
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6:28-39:45材料工藝細節偏硬核，可跳到48:00看產能與競爭