AI 設計芯片是真的，驗證仍是頭號瓶頸
AI 已經能自主寫出 RTL，但整條芯片流水線真正的卡點是驗證：它吃掉一半以上開發時間，AI 卻回答不了「該測什麼」。OpenAI 二十人團隊能縮短前段，後端仍要留給人。
核心論點 · 點時間戳可跳到原聲
K3 只有前端沒有後端
「AI 48 小時流片」的原始材料，是 Kimi 公布的一個叫 Nano KPU 的小推理加速器：238,000 參數、約 146 萬標準單元、0.277MB SRAM，聲稱在 4 平方毫米麵積內以 100 MHz 收斂時序、解碼吞吐 8,700 tokens/s。但主持人看得很細：這批 RTL 只做了功能驗證，沒有單元布局、布線、物理驗證和 sign-off；所謂「收斂時序」依賴估算，100 MHz 在 45nm 開源庫裡也不亮眼，人手用同樣庫能做到 20-450 MHz，商用工藝更是能到 1-3 GHz。K3 的目標不是造一塊好芯片，而是證明 agent 能自主達到功能完備。
AI 寫 RTL 根本不是新聞
很多人以為 AI 寫芯片是從 K3 才開始的，但 2020 年 NYU 就有人用 GPT-2 生成新手級 RTL，報道稱準確率 94.8%；已倒閉的 eFabless 辦過 AI 設計比賽，Will Salcedo 用 GPT-4 生成的設計真的去流了片，是主持人已知最早的 LLM 設計流片之一。「AI 寫 RTL」本身不是創新，真正變化的是一個 agent 能無人值守地從頭跑到功能完備——把流程自主性煉了出來。
agent 的前途在套上工具鏈
在完全自主設計還摸不到邊的時候，真正的產品形態是給 LLM 套上 EDA 工具鏈：LLM 通過 MCP、API 之類接口指揮確定的 EDA 工具，就像 Claude Code 讓模型能調用電腦工具一樣。Synopsys、Cadence、Siemens 的長期目標都是打開自家棧，把數據反饋和控制權交給能跑數小時甚至隔夜的 agent。Siemens 在 Semicon Taiwan 播過演示：讓 agent 把幾百個標準單元一個個丟進模擬器，測出負載、速度、功耗、供後續設計查表。換工藝節點就得重做一遍這種枯燥活，正好下班前丟給 AI。
最好成績也離不開人在環裡
前 xAI 工程師 Christina Lee 的帖子是主持人眼中最有說服力的拆解。她的 meta-harness 分內外兩層：內層讓模型調用 EDA 工具寫 RTL、綜合、布局布線、驗證；外層讓模型回顧上一輪哪裡對哪裡錯，提出改進再跑。第一階段只做 MAC 乘累加陣列，多輪迭代推進到 900 MHz 到 1 GHz；第二階段把 MAC 接到 SRAM 等模塊，複雜度立刻上升。注意人一直握方向盤：所謂 goal strings 很可能由外層模型提供參考，但篩選與最終確認權在人手裡。AI 不是老闆，是副駕駛。
Jalapeno 真正嚇人的是 20 人團隊
OpenAI 的 Jalapeno 演示讓很多人盯著「RTL 到 tapeout 只要 9 個月」。主持人提醒：Synopsys 此前在無關場合說過，用他們的工具、不用 AI，也大約要 9 到 12 個月；芯片本身不復雜，起算時點也不明確——架構概念 2024 年 10 月才開始。真正跳出來的是團隊規模：演講結束站起來的人只有 20 到 30 個。而且這組人 token 消耗在 OpenAI 內部榜單常年排前列，RTL 直到凍結前一天還在改。如果這麼小的團隊就能做出來，未來芯片崗位需要的人會少一個量級，這也許正是他們不在幻燈片裡強調的原因。
驗證才是 AI 芯片設計卡點
整個行業都把前端 RTL 講得熱鬧，後端卻一筆帶過：OpenAI 的發布會幻燈片對 spec 與 RTL 著墨很多，後端主持人猜測大概由合作伙伴 Broadcom 處理，只在 slide 34 被感謝了一句；Lee 也把後端交給 Yosys/OpenLane。機制上的不對稱在於：PPA（功耗/性能/面積）優化是個閉環——生成、驗證、測量 PPA，AI 有明確獎勵信號；驗證不是，測試通過或失敗並不能告訴 AI 離全覆蓋還有多遠，而「該測什麼」目前仍只能靠人。芯片 bug 一經流片就改不動，所以在臺積電的硅片到手第一眼看到缺陷才最讓人崩潰。這解釋了為什麼驗證能吃掉 50 到 70% 的開發時間，也呼應了 Shibo Chen 那句「AI 做設計、人來驗證」才讓人放心。
前端 wrapper 最大的敵手是 OpenAI
硅谷冒出大量把前沿模型包上專有知識去寫 RTL 的初創公司。主持人看到的風險是：Anthropic、OpenAI 自己既擁有模型，也在造芯片，只要它們決定把芯片用的模型開放，前端 wrapper 的差異就沒了。所以他更願意看往後端與驗證走的團隊，端到端才有護城河。這個領域快到什麼程度？就在他寫稿時，Architect Labs 宣布 Redwood 芯片由 AI 全程產出並驗證，規格只由兩位架構師撰寫；連 TSMC 的 3D IC 演講都用上了「agentic AI」。主持人都擔心一兩週後自己的判斷就被新消息推翻。
原話 · 已逐字校驗
I'm told that few computer-related industries have as massive a gap between the open and closed-source versions as EDA does.
據我所知，幾乎沒有哪個計算機相關行業像 EDA 這樣，開源和閉源版本的差距那麼大。
So, the AI writing RTL is not the groundbreaking part.
所以，AI 寫 RTL 並不是開創性的那一部分。
Claiming that the design closes timing relies on an estimate, and so is maybe getting ahead of itself.
說自己已經收斂時序，靠的是估算——這種說法可能說得太早了。
This is directional. It smells like the future.
這是個方向性的東西，聞起來像未來。
Going agentic means changing from that previously lucrative license revenue model.
轉向 agent 化，意味著要改動原本躺著賺錢的許可證收入模式。
There's a reason why they call tapeout 90 days of glory until the chips come back. Nothing sucks more than getting silicon from TSMC and seeing flaws right off the bat.
人們把流片叫作「90 天的榮耀」，直到芯片回來。沒有比從臺積電拿到硅片、第一眼就看到缺陷更痛苦的了。
He feels more comfortable if the design is done by AI and verification done by humans than the other way around.
他更放心讓 AI 做設計、人類做驗證，而不是反過來。
The problems are going to get ironed out because customers demand this and we're getting a situation where the AI and domain experts are putting their heads together to solve problems. The future is here, old man.
這些問題會被解決，因為客戶在要求它；我們正走到一個人工智能和領域專家集思廣益解決問題的階段。未來已經來了，老傢伙。
數字與實體
| 2020 年 NYU 用 GPT-2 生成 RTL 的準確率 | 94.8% | 6:10 |
| Christina Lee 第一階段 MAC 陣列時鐘 | 900 MHz 到 1 GHz | 10:15 |
| OpenAI Jalapeno 從 RTL 到 tapeout 時長 | 9 個月 | 12:16 |
| OpenAI 芯片團隊規模 | 20 到 30 人 | 13:17 |
| 芯片開發中驗證環節佔比 | 50% 到 70% | 16:20 |
術語
- EDA電子設計自動化
- 設計芯片所需的軟件工具，被 Synopsys、Cadence 等少數廠商主導。
- RTL寄存器傳輸級
- 用 Verilog/VHDL 等描述數據流與邏輯的硬件語言層，是芯片的「代碼」。
- PDK工藝設計套件
- 代工廠與 EDA 廠商共同維護的機密工藝參數包，緊受 NDA 保護。
- PPA功耗、性能、面積
- 評價芯片設計質量、可直接用於閉環優化的三大指標。
- tapeout流片
- 把層層驗證過的設計數據交給代工廠，製造出真實芯片。
收聽指南
想判斷「AI 設計芯片」是真實拐點還是融資話術的半導體投資人、芯片公司決策者和關注 AI 落地的工程師。
開頭的 EDA 術語科普（第 1 分鐘），懂芯片設計流程的人可以直接跳過。